3D-IC 静态时序分析工程师

该职位来源于猎聘 职位描述： 负责3D-IC的静态时序分析（STA）工作。核心任务包括：执行跨芯片（Inter-die）的时序分析，解决堆叠芯片间通过TSV或混合键合互连带来的时序收敛难题；同时对顶层及底层芯片进行独立的全芯片STA，生成时序约束与报告。需协同综合与后端团队定位并修复时序违规，确保系统满足设计规范要求

。 【任职要求】 1. 教育背景

• 电子工程、微电子或相关专业，硕士及以上学历。 2. 工作经验
• 5 年以上 静态时序分析（STA）工作经验。
• 具有 2.5D/3D IC 的跨 Die 时序分析经验者优先。
• 具有 先进工艺节点（7nm / 5nm / 3nm） 的大型 SoC 项目 signoff 经验者优先。 3. 技术技能
• 工具能力： o 精通 Synopsys PrimeTime 或者Cadence Tempus。
• 知识： o 深入理解 Setup/Hold 时序分析，掌握 OCV（片上偏差）/ AOCV / POCV 分析方法。 o 熟悉 跨 Die 时序的特殊挑战：不同 Die 的 PVT 影响、跨 Die 时钟偏差分析、TSV 寄生分析。 o 掌握 SDC 约束编写
• 加分项： o 熟悉timing path的 SPICE 仿真 o 了解IR对时序的影响