stdcell工程师

该职位来源于猎聘 1. 负责Stdcell版图设计、验证、优化； 2. 配合版图团队工作，确保按时高质量交付； 3. 负责IP/Lib DK (Design Kit)的生成，包括Lib, cdl, IBIS, Verilog, LEF等； 4. 提供Lib char 的EDA工具需求列表和性能参数等。 任职要求： 1.熟悉liberty语法，包括delay，constraint，power相关的定义。了解不同的timing/power/noise models。比如：NLDM，CCS，LVF，OCV等； 2.有spice仿真经验，熟悉如何写testbench及其调试； 3.熟悉硬件描述语言Verilog 或者VHDL； 4.熟悉ASIC设计流程，有使用Synthesis, STA及功耗分析EDA工具的经验； 5.有创新精神，工作态度认真负责，善于学习，责任心强有很好的团队精神及抗压能力。