Ingénieur·e Conception et Prototypage FPGA

Mission Freelance : Ingénieur·e Conception et Prototypage FPGA – Vivado/Synplify/ProtoCompiler/Xilinx – Biot/Sophia Antipolis ou Belgrade

Contexte :

Nous recherchons un·e Ingénieur·e FPGA expérimenté·e pour une mission de 3 mois (renouvelable) . Votre rôle sera d’ améliorer les flux de prototypage FPGA existants , en travaillant sur des designs numériques complexes basés sur Xilinx Vivado et Synopsys HAPS .

Vous ferez partie d’une équipe de conception numérique et contribuerez à l’ optimisation des scripts , la création d’images FPGA , et l’ exécution de tests d’acceptation . Votre expertise en analyse des rapports de timing et de PAR (Place & Route) sera essentielle pour proposer des améliorations sur le design, les contraintes ou le flux lui-même.

Missions principales :

1. Amélioration des prototypes FPGA :

• Optimiser les prototypes FPGA existants en utilisant Synopsys HAPS-100 et les plateformes CEVA (Virtex-7) .
• Analyser les résultats de synthèse, de placement-routage (P&R) et de timing pour des designs à grande échelle.
• Valider les prototypes FPGA et soutenir les activités de debug en laboratoire.

2. Support et collaboration :

• Assurer un support de premier niveau pour l’équipe de conception et filtrer les demandes en conséquence.
• Collaborer avec l’équipe de conception centrale pour garantir la conformité des FPGA aux spécifications et fonctionnalités attendues.
• Gérer les demandes end-to-end des équipes externes (logiciel et validation) pour le développement, les tests et la qualification des IP.

3. Automatisation et documentation :

• Contribuer à l’infrastructure d’automatisation des builds FPGA (Shell, TCL, Python).
• Maintenir ou développer les modules top FPGA .
• Maintenir ou développer des bancs de test (SystemVerilog) pour soutenir le debug.
• Rédiger et maintenir la documentation technique couvrant l’émulation FPGA (flux de build, tests d’acceptation, architecture).

Profil recherché :

Compétences techniques obligatoires :

• Diplôme en ingénierie électrique, informatique ou domaine connexe (Bac+5 ou équivalent).
• 5 ans d’expérience minimum dans des équipes de conception numérique (ASIC ou FPGA).
• Expérience avérée avec Xilinx Vivado (mode batch et GUI).
• Maîtrise du prototypage ASIC sur FPGA (synthèse, analyse de timing, debug).
• Maîtrise de Verilog/SystemVerilog .
• Compétences en scripting (TCL, Python, Shell) pour l’automatisation des outils.
• Expérience avec les systèmes de contrôle de version (SVN, Git).

Langues :

• Anglais technique obligatoire (pour la collaboration internationale).
• Français apprécié (pour les échanges locaux).

Modalités :

• Localisation :
• Biot/Sophia Antipolis (France) : Présentiel temps plein (ou 2 jours de télétravail/semaine possible).
• Belgrade (Serbie) : Télétravail temps plein (avec présence sur site ponctuelle si nécessaire).
• Début : Dès que possible (ASAP) .
• Durée : 3 mois (renouvelable par trimestre pour 2027).
• TJM : À négocier selon expérience.