Senior Staff Digital Verification Engineer

Contexte

Le poste est basé sur le site de Grenoble, au sein d'une équipe hardware à taille humaine (environ 15 personnes). Constituée à partir de 2019, cette équipe couvre le design digital, l'analyse, le « drive » et la conception INS. Elle fonctionne comme une start-up — agilité, autonomie, polyvalence, impact direct — tout en bénéficiant des moyens et de la stabilité d'un grand groupe international. Le poste implique une collaboration régulière avec les équipes italiennes du groupe.

Missions

• Piloter la vérification de bout en bout de blocs d'IP et de sous-systèmes numériques complexes
• Définir et mettre en œuvre des stratégies de vérification et des plans de test complets
• Développer des architectures de testbench UVM avancées et des composants de vérification réutilisables
• Piloter l'atteinte de la couverture (coverage closure) et les métriques de qualité de sign-off
• Réaliser la vérification au niveau bloc et au niveau système

Méthodologie et infrastructure

• Développer et améliorer les méthodologies et les flux de vérification
• Créer et maintenir une infrastructure de vérification avancée (scripts Python/Perl/TCL)
• Construire des modèles comportementaux et des modèles de référence pour des protocoles complexes
• Mettre en œuvre des stratégies pilotées par la couverture (coverage-driven) et basées sur les assertions
• Optimiser les performances de simulation et l'efficacité des régressions

Collaboration et mentorat

• Travailler en étroite collaboration avec les équipes design, architecture, système, implémentation physique — ainsi qu'avec les équipes italiennes du groupe
• Assurer le mentorat technique des ingénieurs de vérification juniors et intermédiaires
• Conduire des revues de design et de plans de test
• Piloter les efforts de debug pour les problèmes fonctionnels et de timing complexes
• Promouvoir les bonnes pratiques et les améliorations de processus

Pilotage de projet

• Assumer la responsabilité des plannings et livrables de vérification des blocs attribués
• Identifier les risques projet et élaborer des stratégies d'atténuation
• Présenter à la direction l'état d'avancement et les métriques de qualité
• Participer à la validation post-silicium et au debug

Localisation et conditions

• Poste basé en région grenobloise – présence sur site requise
• Pas de télétravail

Résumé du poste

Nous recherchons un(e) Senior Staff Digital Verification Engineer pour piloter la vérification de conceptions numériques complexes. Le/la candidat(e) idéal(e) dispose d'une expertise approfondie des méthodologies de vérification, de solides compétences de leadership et d'un parcours démontrant la réussite de vérifications de SoC/ASIC, du concept jusqu'au silicium. Le poste peut également convenir à un profil plus junior (voir « Profil recherché ») à fort potentiel, capable de monter rapidement en autonomie et de devenir référent sur son périmètre.

1. Senior / Staff opérationnel dès la prise de poste, expertise immédiatement mobilisable
2. 10 ans et plus d'expérience en vérification ASIC/FPGA
3. Plusieurs tape-outs réussis à son actif
4. Expérience confirmée du pilotage de projets de vérification, de la spécification au silicium
5. Background métier important en vérification numérique
6. Maîtrise de SystemVerilog et UVM ; vérification aléatoire contrainte (constrained random), couverture fonctionnelle et de code, vérification basée sur les assertions (SVA)
7. Outils de simulation : Cadence en priorité (Xcelium/IES/SimVision). Une expérience d'autres simulateurs (Synopsys, Mentor/Siemens) est acceptée et valorisée
8. Vérification de blocs et exposition aux interactions avec les différentes équipes (design, système)
9. Exigence de qualité forte : respect des exigences qualité (référentiel NITI), livraison sans bug
10. Scripting Python/Perl/TCL, shell (bash/csh), Makefiles ; gestion de versions (Git, SOS)
11. Modélisation de référence (C/C++ ou SystemC), BFM, moniteurs et checkers de protocoles
12. Bonne connaissance des principes RTL et des protocoles standards (AMBA AHB/APB, I2C/SPI/I3C, etc.)
13. Connaissances appréciées : vérification basse consommation (UPF), Gate Level Simulation, vérification formelle (JasperGold, VC Formal), RISC-V, mixed-signal, accélérateurs ML/IA
14. Anglais indispensable : communication quotidienne avec les équipes italiennes du groupe
15. Bonnes compétences de communication et de présentation technique
16. Diplôme d'ingénieur / niveau Bac+5 (MS) en génie électrique, électronique, informatique ou équivalent
17. Doctorat (PhD) apprécié