3D-IC 可测性设计工程师

该职位来源于猎聘 职位描述： 负责3D-IC的可测性设计（DFT）。工作内容包括：在3D堆叠芯片中插入扫描链、边界扫描等DFT逻辑结构；生成并优化自动测试向量（ATPG），以实现高故障覆盖率；制定堆叠芯片的测试策略与计划；并对流片后可能出现的故障进行分析与诊断，定位制造缺陷，提升良率

。 【任职要求】 1. 教育背景

• 电子工程、微电子或相关专业，硕士及以上学历。 2. 工作经验
• 5 年以上 DFT 设计或测试开发工作经验。
• 具有2.5D/3D IC的 DFT 项目经验者优先。
• 具有 大规模 SoC（千万instances以上）项目的 DFT 实现与流片经验者优先。 3. 技术技能
• 工具能力： o 精通至少一种主流 DFT ATPG 工具：Mentor Tessent / Synopsys TetraMAX / DFTMAX。 o 熟练使用 逻辑仿真工具（如 VCS / Xcelium）进行 DFT 仿真验证。
• 知识： o 深入理解 IEEE 1149.1 (JTAG)、IEEE 1500 (Core Test)、IEEE 1838 (3D Die Test) 标准。 o 掌握 扫描链设计、压缩、MBIST的实现原理。 o 了解 3D 堆叠特有的测试挑战：TSV/Bump 开路/短路检测、跨 Die 测试 优先 o 熟悉 故障模型（Stuck-at、Transition、Path Delay、Bridging） o 了解 ATE（自动测试设备） 的向量格式（如 STIL / WGL ）。