芯片dft工程师

该职位来源于猎聘 岗位职责: 负责Block Level DFT Scan Insertion、DRC Check、FM Check以及post-scan netlist release。 负责Nonscan/Wrapper Cell/EDT Compression ration分析。 负责Block&SOC Level ATPG Pattern generation。 负责ATPG Pattern simulation和mismatch debug。 利用脚本来自动生成Block&SOC Level DFX test sequence和dofile。 优化ATPG Pattern Count节省test time。 ATPG test coverage的分析。 优化ATPG现有的各个flow。 负责与IP Designer/Synthesis team/PD team/PSE team进行co-work完成DFX实现和release，包括支持DFX timing sign-off, DFX综合。 负责post-silicon ATPG Test Pattern Release/Bringup/Diagnosis。 任职要求： 能够独立完成Block的Scan Insertion和DRC check并保质保量完成prelayout neltist的release。 能够跟Desinger进行沟通基于Desing的CLK/Reset结构设计ATPG测试design。 能够独立完成ATPG Pattern generaiton并进行Pattern Count优化和Simuation mismatch Debug。 能够独立完成DC/AC Test Coverage Debug。 能够熟练掌握Block&SOC Level的DFT Scan/DRC/ATPG/SIM Flow并能独立完成Flow/Dofile Setup。 能够独立对Scan/ATPG/SIM的quality进行检查并sing-off。 能够进行post-silicon Bringup的debug和diagnosis。 能够基于其他团队的反馈的问题积极联动并及时解决问题。 对工作积极主动，认真负责，有良好的团队合作精神。 熟练使用Tessent工具。

职位要求加分项： 熟悉IEEE 1149/1687/1500等协议规范。 了解DFT BSCAN/SCAN/MBIST/IP Test的测试流程。 了解Mentor tessent工具的使用方法。 了解一定的Web前端开发技术如 HTML、JavaScript等优先考虑。