NPU RTL 设计工程师

该职位来源于猎聘 岗位职责

• 负责 NPU 子模块设计： oMAC Array oLocal Buffer / Banked SRAM oDMA oAXI Master oScheduler
• 编写 RTL（Verilog / SystemVerilog）
• 编写： o时序友好设计 o可综合代码
• 解决： otiming violation oarea 约束
• 和验证工程师配合 debug
• 支持 FPGA bring-up 任职要求
• 熟练使用： oVerilog / SystemVerilog o仿真工具（VCS / Questa / Verilator）
• 熟悉： oAXI 协议 oFIFO / SRAM / Arbitration
• 理解： o流水线设计 o多 bank 存储结构 o高吞吐设计
• 至少 3~5 年 RTL 经验 强烈加分
• 做过： oGEMM 单元 Systolic array o多端口 SRAM 设计
• 理解： oNPU 数据流 oTransformer FC 优化