SoC芯片设计工程师

该职位来源于猎聘 职责描述： 1. 负责SoC芯片的系统架构设计与微架构定义，包括内核选型、存储子系统设计、总线架构规划及系统性能建模与评估； 2. 负责IP的集成与集成验证，包括CPU/DSP、存储器控制器、高速接口（USB/MIPI/PCIe等）、低功耗管理单元等模块的集成与适配； 3. 负责AMBA总线（CHI/AXI/AHB/APB）的设计与实现，包括总线互联、网络拓扑优化、QoS/QoR调优及总线性能分析； 4. 负责芯片低功耗方案的设计与落地，包括时钟架构设计、复位策略制定、功耗域划分、低功耗状态控制及DVFS/PG/CG实现； 5. 负责顶层RTL集成、时钟复位设计、管脚复用设计、DFX（调试/测试/追溯）逻辑设计及顶层网表交付； 6. 参与芯片全流程开发，支持逻辑综合、形式验证、时序收敛、功耗分析、物理设计衔接及后端反馈处理； 7. 负责撰写SoC架构设计文档、集成手册、低功耗设计规范及系统验证计划，指导验证团队搭建系统级验证环境； 8. 支撑FPGA原型验证、芯片回片测试及系统联调，协同软件团队完成驱动开发与操作系统适配。 任职要求： 1. 硕士及以上学历，电子工程、微电子、计算机、通信等相关专业，5年及以上SoC芯片设计经验； 2. 精通Verilog/SystemVerilog，熟悉芯片开发全流程，熟练掌握VCS、Verdi、DC、Genus、PT、Formality等主流EDA工具； 3. 深入理解SoC体系结构，对ARM/RISC-V/DSP等处理器内核、Cache一致性协议、存储子系统（DDR/SRAM/eFlash）有丰富经验； 4. 精通AMBA总线协议（CHI/AXI/AHB/APB），具备复杂总线拓扑设计与性能调优经验，熟悉NIC/CCI/CMN等互联IP的使用； 5. 精通低功耗设计方法，熟悉多电压域设计、UPF/CPF编写、低功耗状态验证及功耗分析工具（如Primetime PX、Redhawk）； 6. 熟练掌握C/C++，具备扎实的脚本开发能力，熟练使用Perl/Python/Shell/Tcl进行流程自动化与工具环境定制； 7. 熟悉时钟复位设计、DFT基础概念、管脚复用设计及顶层集成方法，具备复杂SoC顶层集成与交付经验； 8. 具备良好的文档编写习惯，能够输出高质量的技术文档与评审报告； 9. 具备出色的沟通能力与团队协作意识，思路清晰，能够推动跨团队技术问题的分析与解决； 10. 具备优秀的英语读写能力，CET-4及以上，能够熟练阅读并撰写英文技术文档。 具有以下一项或多项经验者优先： a) 有高性能计算SoC或移动端AP芯片设计经验，熟悉多核CPU/DSP架构与一致性处理； b) 有低功耗物联网SoC或MCU类芯片设计经验，熟悉eFlash/SRAM设计集成及超低功耗设计方法； c) 有高速接口（DDR/PCIe/USB/MIPI/Ethernet）物理层控制或控制器集成经验； d) 有AI加速器/NPU设计或异构计算系统集成经验； e) 有大型芯片顶层集成、时钟复位、功耗域划分及复杂芯片交付经验； f) 熟悉芯片后端流程，能够与后端团队高效配合完成时序收敛与物理实现优化。