SoC设计工程师

该职位来源于猎聘 本岗位专注于自研SoC芯片中高速接口子系统的设计与实现，涵盖PCIe、UCIe、Ethernet（RDMA/UALINK/UEC）及DDR等关键I/O和内存接口。高速接口是芯片与外部世界交互的桥梁，直接影响系统I/O带宽、互联扩展能力和整体性能天花板。 职位描述 负责高速串行接口和内存控制器数字前端模块的RTL设计与实现，参与物理层数字逻辑、链路层协议处理和数据通路的详细设计，确保接口模块满足协议规范和性能指标。 核心职责

• 负责高速串行接口（PCIe/UCIe/Ethernet SerDes）数字前端RTL设计与实现
• 参与物理层（PHY）数字部分设计，包括8B/10B或128B/130B编解码、加扰器（Scrambler）、弹性缓冲（Elastic Buffer）
• 支持链路层（Link Layer）设计，实现LTSSM状态机、流量控制、错误检测与重传机制
• 参与DDR内存控制器（DDR4/DDR5/LPDDR5）的数字逻辑设计、命令调度和时序优化
• 熟悉AMBA协议（AXI/ACE/CHI），支持接口桥接和SoC系统集成工作
• 编写接口模块设计文档，配合验证和后端团队完成全链路交付 任职要求
• 硕士及以上学历，微电子、集成电路、计算机等相关专业，3-5年数字IC设计经验
• 精通Verilog/SystemVerilog，有PCIe/DDR/Ethernet等高速接口设计经验
• 深入理解至少一种高速接口协议（PCIe Gen4/5、DDR4/5、Ethernet 25G/100G）的分层架构
• 熟悉SerDes基本工作原理，了解时钟数据恢复（CDR）、均衡（Equalization）等关键机制
• 具备时序分析能力，熟悉跨时钟域（CDC）设计和约束方法
• 熟练使用EDA工具链，具备脚本自动化能力