首席互联架构师（Switch芯片与网络系统方向）

工作职责

1. Switch芯片架构定义：主导高性能Switch芯片的硬件架构设计，包括交换内核微架构、共享缓存/Crossbar选型、端口速率规格制定，以及多芯片级联扩展方案。 2. 协议硬化与卸载：研究NVLink、InfiniBand、RoCE v2、CXL、UALink、UEC、SUE、Esun等协议，重点评估其在芯片内的硬件实现代价，主导自研协议栈的硬件加速引擎规划。跟踪相关开放标准，将其硬件语义（多路径喷洒、网内计算原语等）映射为芯片模块需求。 3. 性能建模与Spec定义：建立芯片级联合性能模型，对Buffer架构、VoQ队列管理、调度算法及PFC死锁预防机制进行量化分析，为芯片PPA的取舍提供依据。 4. 跨层协同设计：与物理层团队确定SerDes速率与FEC策略的适配方案；与软件团队设计软硬件一体的集合通信加速方案，将Sharp网内计算、Telemetry等硬件特性通过API暴露给上层。 5. 技术预研：跟踪Chiplet互联、硅光子/CPO、光计算互连等前沿技术，制定芯片及互联技术路线图。

任职资格

1. 学历背景：计算机科学、电子工程或相关领域硕士及以上，博士优先。 2. 行业经验：10年以上高性能交换芯片（Switch ASIC）或网络处理芯片一线架构经验，主导多次成功流片并实现商用的完整经历。 3. 核心硬件架构技能： · 交换芯片微架构：精通Shared Memory、Crossbar、CLOS交换等架构，掌握Parser/Match-Action/DeParser Pipeline处理流程。 · 缓存与队列管理：深入理解VoQ架构、动态缓存分配及PFC在芯片中的微架构实现与死锁预防。 · 接口与物理层：熟悉112G/224G SerDes技术、FEC机制及其对时延和带宽的影响。 · 集合通信模式：精通All-Reduce、All-to-All等对交换芯片硬件加速的需求。 4. 编程能力：熟练使用C/C++/Python性能建模，有SystemVerilog/SystemC硬件架构探索经验。 加分项 1. 拥有Chiplet/Die-to-Die互联（UCIe、BoW）的芯片落地经验。 2. 具备网内计算或可编程数据平面（P4/Tofino）的硬件架构设计经验。 3. 拥有搭建Switch芯片原型仿真平台的经验，如基于FPGA、Emulator或SystemC TLM环境，能够快速验证硬件架构关键特性。 4. 在SIGCOMM、NSDI、ISCA、HPCA、Hot Chips、Hot Interconnects等顶会发表过相关论文或拥有核心专利。