Fatoumata SYLLA

- Analyse des spécifications système et RTL pour définir les scénarios et le plan de test. - Développement d’un environnement de vérification UVM en SystemVerilog. - Création de séquences et scénarios de test pour vérifier le DUT. - Intégration d’un AXI VIP pour la vérification du protocole AXI. - Implémentation du UVM-RAL pour la gestion et la vérification des registres. - Utilisation de SystemVerilog Assertions (SVA) pour vérifier les propriétés du design. - Développement de Functional Coverage pour mesurer la couverture des tests. - Mise en place d’un reference model et scoreboard pour comparer les résultats. - Exécution des simulations RTL avec QuestaSim. - Analyse et debug des résultats de simulation.

Développement du module en VHDL. Simulation et validation du module RTL. Optimisation des performances et réduction de la consommaton. Intégration et débogage sur la carte Xilinx.

• Etat de l’art des solutions d’équilibrage de cellules par capacités commutées • Définition de l’algorithme de contrôle des commutateurs le plus adapté • Définition d’un ou plusieurs scénarios types de charge / décharge • Réalisation de la simulation du schéma électronique d’un démonstrateur

Simulation sur ISIS Proteus, utilisation du capteur Ultrason et Implémentation sur la carte Arduino

Montage sur une plaque d’essai, Utilisation du logiciel ISI Proteus pour la simulation, Création du Typon à l’aide du logiciel Eagle Montage du circuit imprimé