Fedia Bouazzi

au sein de la plateforme IGN de Paylib, j’ai conçu et industrialisé des pipelines de données ETL/ELT haute disponibilité et modernisé l’architecture vers un écosystème cloud-native AWS/Snowflake/dbt, en appliquant des modèles avancés (Architecture Médaillon,Data Vault 2.0, Star Schema) pour sécuriser les paiements. • Mise en place d’une ingestion temps réel et batch multi-sources via Kafka (MSK), Kinesis AWS Glue des données financières. • Stockage des données brutes sur AWS S3 • Déclenchement d’ingestions automatiques via Lambda, orchestration Airflow MWAA , et traitements Glue (PySpark). • Intégration des données brutes dans Snowflake via Snowpipe, stages S3, streams et tasks. • Conception d’un Data Warehouse Snowflake structuré en zones (RAW / STAGING / CORE / Marts), avec modélisation hybride Data Vault 2.0 (Hubs, Links, Satellites) pour l’historisation fiable des transactions financières . • Modélisation et construction de Data Marts en Star Schema pour la BI, la conformité, les analyses fraude et performance. • Modélisation des données en couches selon Medallion architecture ( bronze, silver, gold) . • Développement complet des modèles dbt : staging, core, marts, macros, tests et documentation. • Mise en place du lineage complet, documentation automatisée et qualité intégrée (tests dbt). • Exposition via vues sémantiques Snowflake et dashboards Power BI. • Correction des incidents en production . • Optimiser les performances et les coûts des environnements Snowflake pour garantir robustesse et efficacité (FinOps) • Déploiement de l'Infrastructure via Terraform . • Conteneurisation et orchestration via Docker et Kubernetes (EKS). • Automatiser les chaînes de livraison CI/CD en utilisant GitLab • Assurer la supervision des environnements avec des solutions de monitoring, logging et alerting via Grafana et Prometheus. • Appliquer les exigences de sécurité (RBAC, Masking policies ), de conformité et de traçabilité

Projet : Développement de solutions embarquées pour le traitement d’images échographiques en temps réel, avec une forte orientation sur l’optimisation des algorithmes de traitement et d’apprentissage automatique sur FPGA. Missions & réalisations : - Optimisation d’algorithmes de traitement d’images médicales (ultrasons) via des techniques de compression de données, de filtrage adaptatif et de rehaussement de contraste, avec une implémentation sur FPGA pour respecter les contraintes de latence. - Conception d’une chaîne complète de traitement de données : de l’acquisition capteur (signaux bruts) à l’analyse via des modèles de machine learning pour assister au diagnostic. - Utilisation de Python et C++ pour la simulation, le prototypage rapide, et l’implémentation d’algorithmes embarqués. Développement de scripts d’automatisation du traitement des datasets médicaux. - Déploiement de modèles de Machine Learning légers (edge AI) pour la classification ou la détection d’anomalies sur des images échographiques, avec optimisation hardware/software (pruning, quantization). - Analyse et visualisation des performances algorithmiques (latence, taux de détection, consommation FPGA) à l’aide de Python (NumPy, Matplotlib, Pandas). ** Environnement technique :C/C++, Python, NumPy, Pandas, Matplotlib, Jupyter, Git, Linux, FPGA (Xilinx/Intel), Vitis HLS, Vivado, JIRA, bash scripting, algorithmes ML légers (k-NN, SVM, CNN optimisés), traitement du signal/image

Conception d'une architecture matérielle en Python et l'implémentation sur le microprocesseur RISCV

Projet : Conception et implémentation d’un accélérateur matériel pour l’exécution en temps réel d’un réseau de neurones artificiel (MLP) sur plateforme Zynq (FPGA + ARM), pour une application intelligente de classification de données biomédicales. Objectifs et réalisations : Développement d’un pipeline de traitement de données embarqué, depuis la collecte de données capteur jusqu’à leur classification par un réseau MLP. Implémentation algorithmique du MLP en C/C++, avec entraînement supervisé exécuté sur le processeur ARM de la plateforme Zynq. Optimisation matérielle du réseau de neurones via la conception en VHDL d’un IP matériel dédié à l’inférence, intégré dans un système complet sur FPGA. Architecture complète SoC sur Zynq ZC702 : intégration du cœur IA avec des modules de communication (CAN, Ethernet, I²C, SPI), IP DMA, Timer, et mémoires DDR. Utilisation des outils Xilinx (Vivado, SDK) pour le design RTL, la gestion des interfaces AXI, le déploiement sur carte et la vérification fonctionnelle. Configuration du système embarqué et mise en œuvre de la communication entre la partie programmable (PL) et la partie logicielle (PS). Stack technologique :Python (pré-traitement), C/C++, VHDL, Vivado, SDK Xilinx, Protocoles AXI, FPGA Zynq ZC702, ARM Cortex-A9, DDR, CAN, Ethernet, SPI, I2C.