Olivier CHAPELON

– Audit du système CCS (Crane Control System) de contrôle des mouvements de grues, évaluation de l'architecture, du code, des exigences, des tests par rapport aux normes ISO 13849, EN 14439 et CEI 61508. – Collecter les informations et constituer les preuves d'audit. – Définir les grilles d'analyse et élaborer les recommandations de l'audit. – Lecture des documents d'architecture, d'exigences et de tests du système CCS de contrôle de grues. – Lecture du code en langage C du système CCS de contrôle de grues. – Rédaction du rapport d'audit du système CCS de contrôle de grues. – Environnement technique: C/C++, microcontrôleurs Ifineon TC1796, AURIX TC397, cartes STW et TTControl, processeurs 32 bits, bus CAN, CANopen, relais TOR, capteurs de positions, capteurs de charge, moteurs triphasés asynchrones, radiocommande, passerelle 4G, OS PXROS-HR (Portable eXtendible Real-time Operating System High Reliability), tâches, sémaphores, ADC, timers, JTAG, code correcteur d'erreurs CRC, WSL (Windows SubSystem Linux), CCS flash, Visual Studio Code, PCAN View, GIT, Draw.io, diagrammes SysML, Matlab, Simulink, MISRA, ISO 13849, EN 14439, CEI 61508, SIL2.

– Conception et programmation de la commande vectorielle de flux du vélo électrique eBike. – Rédaction du document d'architecture eBike avec les outils SysML normalisés ISO 42010. – Installation du banc de développement STM32 NUCLEO G474RE (Sonde JTAG, Oscilloscope, bus CAN, tapis ESD, platine d'essai), microcontrôleur STM32G474RE. – Mesure de l'angle moteur par capteur de position via les ADCs du microcontrôleur STMicroelectronics. – Mesure du couple pédale par capteur de couple via les ADCs du microcontrôleur STMicroelectronics. – Implémentation des matrices de Clark et Park, ainsi que des correcteurs Pl des boucles de courant et de vitesse. La commande vectorielle de flux du moteur triphasé synchrone doit générer un champ magnétique tournant à 7000 min^-1. Conception orientée modèle avec Matlab et Simulink. – Pilotage de l'onduleur triphasé via le bus SPI, GDU (Gate Driver Unit). – Réception et émission des messages CAN, lois de commande et d'assistance du vélo électrique. – Implémentation des tâches temps réel avec FreeRTOS et TraceAlyser. – Codage en C/C++ (HAL/Middleware/Application) des APIs de la bibliothèque du système eBike. – Codage des tests unitaires du système eBike, taux de couverture des exigences 100%. – Environnement technique: C/C++, STM32CubeIDE, microcontrôleur STM32G474RE, processeur 32 bits ARM Cortex M4, asservissements numériques correcteurs Pl, variable de Laplace, transformée en Z, PWMS, CAN, ADC, timers, SPI, I2C, UART, JTAG, FreeRTOS, code correcteur d'erreurs CRC, GIT, Draw.io, diagrammes SysML, Tracealyser, Matlab, Simulink, MISRA, CEI 61508, SIL1.

– Conception de l'architecture logicielle du système ASCFIRE. Le système ASCFIRE permet le pilotage sécurisé du bras élévateur de personnes, des véhicules de lutte contre les incendies et des grues mobiles. – Installation du banc de développement ASCFIRE Hydac (Sonde JTAG Lauterbach, Oscilloscope, bus CAN, Ethernet, contrôleur Hydac TTC580). – Rédaction du document d'architecture ASCFIRE, architecture modulaire, mise en place de la méthodologie SIL2 sécurité fonctionnelle et des règles de programmation MISRA C/C++. – Description normalisée du système ASCFIRE avec les outils SysML (Diagramme des cas d'utilisation, diagramme des exigences, diagramme de blocs internes, diagramme de définition de blocs, diagramme d'états, diagrammes d'activités, diagrammes de séquences). Le système de pilotage du bras élévateur de personnes doit calculer et vérifier si le déploiement du bras élévateur de personnes ne dépasse pas la valeur limite de sécurité. Les lectures des mesures capteurs et des entrées sorties TOR via le bus CAN doivent être redondées pour des raisons de sécurité. – Définitions des trames CAN. – Algorithme de régulation du courant des PWMs qui pilotent les électrovannes du bras élévateur. – Codage en C/C++ (HAL/Middleware/Application) des APIs de la bibliothèque du système ASCFIRE. – Codage des tests unitaires du système ASCFIRE. – Environnement technique: C/C++, contrôleur HYDAC TTC 580, processeur 32 bits Texas Instruments TMS 570, ARM cortex-4F, ethernet, asservissements numériques correcteurs PI, variable de Laplace, transformée en Z, électrovannes, PWMs, entrées sorties TOR, capteurs angulaires et de déploiement du bras élévateur, CAN, code correcteur d'erreurs CRC, Match HYDAC/Eclipse IDE, GIT, Draw.io, diagrammes SysML, OS Linux, IHM Qt, MISRA 2012, CEI 61508, SIL2.

– Conception de l'architecture de l'équipement APM4 plateforme (Aluminium Pechiney Matériel) qui pilote les cuves d'électrolyse de l'alumine, production d'aluminium. – Rédaction du document d'architecture SysML de l'APM4 plateforme qui pilote des cuves d'électrolyse de l'alumine, architecture modulaire. – Définition des interactions entre l'opérateur/superviseur et les cuves d'électrolyse. Définition des exigences des entrées sorties numériques TOR, des capteurs tension, courant, température, pression des cuves d'électrolyse, du codeur de position du cadre anodique. Définition des exigences des piqueurs doseurs d'alumine, de fluorure d'aluminium, de bain broyé. – Définition des exigences environnementales, climatiques, mécaniques. – Diagramme des cas d'utilisation, des exigences, des blocs internes, de définition de blocs, d'états, d'activités et de séquences SysML. – Environnement technique: C, C++, VHDL, processeur NXP i.MX6 Quad, ethernet, Modbus, bus ASi (Actuators Sensors Interface), UART, asservissements numériques correcteurs Pl, variable de Laplace, transformée en Z, électrolyse de l'alumine, chimie des bains d'électrolyse de l'alumine, moteurs triphasés cadre anodique, Eclipse, GIT, Draw.io, diagrammes SysML, FreeRTOS, multitâches/temps réel, FPGA LatticeXP-5, IHM Qt, MISRA 2012, CEI 61508, SIL4.

– Intitulé de l'intervention: Conception et programmation de la sonde JTAG/USB des SoCs rad tolerant pour mission satellitaire Galileo (28 nm ST CMOS 540 KLUT SRAM, 4 ARM Cortex R52, DAC, ADC). – Rédaction du document d'architecture SysML de la sonde JTAG/USB, architecture modulaire. – Codage en VHDL des modules de la sonde JTAG/USB et des testbenchs, FPGA Spartan 6. – Codage en C du microcontrôleur Cypress EZ-USB FX2LP de la sonde JTAG/USB, programmation en C des endpoints USB. – Rédaction du plan de test de la sonde JTAG/USB, tests unitaires, tests d'intégration et fonctionnels. – Environnement technique: C, microcontrôleur Cypress, Visual Studio, VHDL, FPGA Spartan 6, ISE, oscilloscope, analyseur logique.

– Conception et programmation du démonstrateur ENGIE dédié au suivi des sites de production éoliens. – Rédaction du document SysML d'architecture du démonstrateur ENGIE éolienne – Codage en C/C++ (HAL/Middleware/Application) du circuit Azure Sphere MT3620, application haut niveau pour mesurer la tension batterie à la sortie du convertisseur et piloter les relais d'alarme. – Codage en C/C++ (HAL/Middleware/Application) du circuit Azure Sphere MT3620, application temps réel pour mesurer la vitesse de rotation sans capteur de la génératrice asynchrone (éolienne). – Codage en C/C++ (HAL/Middleware/Application) du circuit Azure Sphere MT3620 pour envoi des trames de télémétrie au Cloud Azure IoT Microsoft, format JSON. – Codage en C/C++ de la communication inter-cœurs ARM A7 et ARM M4. – Génération des certificats X509 avec OpenSSL, certificats autorité et client. – Implémentation avec Azure IoT Central de l'Interface Homme Machine du démonstrateur ENGIE. – Rédaction du plan de test du démonstrateur ENGIE éolienne, tests unitaires, tests d'intégration et fonctionnels. – Environnement technique: C, C++, Visual Studio, Azure Sphere MT3620, multiprocesseurs, OS Azure Sphere (Linux), processeurs ARM A7 et ARM M4, cryptographie certificats X509, OpenSSL, génératrice asynchrone (éolienne), oscilloscope, Cloud Azure IoT Microsoft, JSON, MQTT, jumeaux numériques.

– Conception et programmation du logiciel de test SSU (Side Stick Unit) Bridge EBI. Le mini-manche actif ou Side Stick Unit est destiné au pilotage des avions civils et des hélicoptères. – Mise en place du banc de test du projet SSU (Side Stick Unit) bridge EBI, constitué d'un châssis PXI National Instruments avec son contrôleur système et des modules d'entrées sorties numériques, analogiques (PXIe-6363), interfaces RS485/RS422 (PCI-8431/8). Le châssis PXI National Instruments est relié à la carte d'évaluation NXP MPC5777M via une interface RS485 (UART RX et TX) et des GPIOs de synchronisation. – Rédaction du document d'architecture SysML du logiciel de test SSU MPC Bridge EBI. – Codage en C/C++ du logiciel des tests unitaires SSU MPC Bridge EBI. – Codage en Python/NI-DAQmx des cartes National Instruments. – Environnement technique: C, C++, S32 Design Studio, microcontrôleur MPC5777M NXP, multiprocesseurs, OS Asterios, cartes National Instruments, NI-DAQmx, Python, Pycharm, UART, SPI, GPIO, CRC, DMA, bus EBI, bus ARINC, sonde Lauterbach, Trace32, Putty.

– Conception et programmation de la commande du convertisseur DC/DC entrelacé 6 branches Dagobah et de son Interface Homme Machine. Cycleur de batteries. – Mise en place du banc de développement, cartes TMDSHSECDOCK et TMDSCNCD2800490 Texas Instruments. Microcontrôleur TMS320F2800490 Piccolo Texas Instruments. – Codage en C/C++ des blocs PWMs pilotant les 6 branches du convertisseur DC/DC. – Codage en C/C++ des blocs ADC, PGA pour la mesure des grandeurs tension, courant, température du bus, de la charge et du microcontrôleur. – Codage en C de la gestion des interruptions. – Codage en C/C++ (HAL/Middleware/Application) de l'asservissement numérique du convertisseur DC/DC Dagobah, correcteur PI, variable de Laplace, transformée en Z. – Codage en C/C++ (HAL/Middleware/Application) de la régulation de la commande des ventilateurs du convertisseur DC/DC Dagobah, pour un bon équilibre thermique. – Codage en C des sécurités hardware et logicielles, blocs comparateurs CMPSS et Trip-Zone. – Codage en C/C++ (HAL/Middleware/Application) des trames TX et RX. – Codage en C++/Qt de l'IHM du convertisseur DC/DC Dagobah. – Rédaction du document SysML d'architecture de la commande du convertisseur DC/DC Dagobah. – Rédaction du plan de test de la commande du convertisseur DC/DC Dagobah, tests unitaires, tests d'intégration et fonctionnels. – Environnement technique: C, C++, Qt, Code Composer Studio, C2000Ware, Qt Creator, processeur TMS320F2800490 Piccolo Texas Instruments, bus USB, Asservissement numérique.

– Conception et programmation du système DC Meter, capteur de précision classe A, mesures des grandeurs tension, courant, température. Cryptage des mesures. Compensation de l'effet Seebeck. – Codage du programme en C/C++ (HAL/Middleware/Application) de mesure des grandeurs physiques U, I, T. – Etude de l'effet Seebeck sur la mesure, compensation de l'offset Seebeck. – Implémenter le programme en en C/C++ (HAL/Middleware/Application) dans le SoC MM9Z1_638 Battery Monitoring System NXP de la carte d'évaluation NXP KIT9Z1J638EVM, microcontrôleur S12Z NXP. – Codage et validation de l'algorithme de la fonction de hachage cryptographique SHA 256 avec Matlab. – Implémentation de l'algorithme SHA 256 dans le SoC MM9Z1_638 Battery Monitoring System NXP. – Codage en C du driver bus CAN système DC Meter. – Environnement technique: C, C++, Code Warrior Development Studio, Matlab, cryptographie, processeur S12Z NXP, bus CAN.

– Programmation en Python (POO) des émulateurs JTAG, Ethernet RGMII de la radio militaire ERS-T (Equipement Radio Standard Terrestre). Programmation en VHDL des blocs JTAG, Ethernet SPY RGMII et de la connection à l'anneau à jeton. – Codage des programmes en Python (POO) des émulateurs JTAG et Ethernet RGMII. – Rédaction des documents détaillés SysML d'architecture des modules JTAG et Ethernet SPY RGMII. – Codage en VHDL des blocs JTAG, Ethernet SPY RGMII et des connections à l'anneau à jeton. – Codage des Testbenchs en Python (POO) et en VHDL des modules JTAG et Ethernet SPY RGMII. – Programmation en VHDL des CPLDS GRA et CCNS de séquencement et de reset des alimentations du poste TRC9215 (poste émetteur récepteur VHF/FM) et CONTACT (COmmunications Numérisées TACtiques et de Théâtre). – Rédaction des documents détaillés SysML d'architecture des CPLDS GRA et CCNS (Gestion des Resets, alimentations et interfaces). – Codage en VHDL des CPLDS GRA et CCNS. – Codage des Testbenchs en VHDL des CPLDS GRA et CCNS. – Codage des fichiers de contraintes physiques et temporelles. – Environnement technique: VHDL, Python, Vivado, Diamond, Lattice, UART, SPI, I2C, USART, SVN, Processeur MPC860 Motorola, iMx258 ARM9, Ethernet RGMII.

– Conception et programmation sous OS Linux et en VHDL du Système On Chip U CODEC/Altran Research d'optimisation des ressources matérielles et logicielles pour véhicule autonome. – Codage d'un programme en C/C++ de communication via le bus AMBA/AXI entre le processeur ARM 9 et le circuit FPGA du SoC UCODEC/Altran Research sous OS Linux. Le board de développement est le SoC Kit Altera Cyclone V. – Installation de l'image Linux sur la carte SD du board SoC Kit Altera Cyclone V, écriture du makefile. – Utilisation des commandes Linux et de l'éditeur VI, gestion des threads. – Rédaction du document détaillé SysML d'architecture du module U CODEC calcul de matrice vidéo. – Codage en VHDL d'un module U CODEC de calcul de matrice video. – Programmation en VHDL et portage du circuit FPGA MBDA 1553VME d'une cible Virtex2 à Spartan 6 Aérospatial et défense. – Rédaction du document SysML d'architecture du circuit FPGA MBDA 1553 VME avec les contraintes de temps des différentes interfaces: Power PC 755, mémoires SSRAM, mémoires flash boot et programme, liaisons séries (HDLC, 1553, SPI, Téléchargement, UART), bus VME. – Codage des contraintes de temps du circuit FPGA MBDA 1553 VME, écriture du fichier Xilinx UCF. – Analyse de timing et des Slacks. – Environnement technique: C, C++, VHDL, OS Linux, Quartus II, ISE, Vivado, Modelsim, Xilinx UCF, SVN.

– Conception et programmation de commande vectorielle de flux du moteur BITZER pour climatisation ferroviaire. – Rédaction du document de définition détaillé SysML de la commande vectorielle du moteur BITZER. – Programmation en C/C++ (HAL/Middleware/Application) et validation Matlab de l'algorithme de la commande vectorielle, implémentation des correcteurs P.I, des matrices de Park et Clarke, de l'estimateur d'angle et de vitesse du rotor, transformée en Z, variable de Laplace P, filtrage numérique. – Programmation en C/C++ (HAL/Middleware/Application) de commande vectorielle de flux du moteur BITZER et des blocs ADC, EPWM, Timer, GPIO, Interruptions du microcontrôleur Texas Instruments TMS320F28069. Utilisation du board de développement HVMTR (High Voltage MoToR) Texas Instruments. – Programmation en C du bus CAN pour transmettre et recevoir des données de la carte microcontrôleur qui pilote le moteur BITZER. Codage en C du bloc CAN du microcontrôleur Texas Instruments TMS320F28069. – Programmation en C++/Qt de l'interface homme machine du moteur Bitzer. – Environnement technique: C, C++, Code Composer Studio, Matlab, Qt Creator, asservissement numérique, bus CAN.

– Conception et programmation du circuit FPGA de pilotage du spectromètre de masse Orbitrap pour sonde spatiale, rad tolerant post Rosetta. – Définition et rédaction de la spécification technique de besoin STB. – Définition et rédaction du document de définition détaillé SysML des cartes FPGA de contrôle et d'acquisition du spectromètre de masse Orbitrap (CAN, mémoires, filtres anti-repliement, bridge USB). – Programmation en VHDL des différents blocs du circuit FPGA, l'architecture est modulaire, les blocs sont l'UART, la génération des signaux de commande, l'écriture et la lecture des registres de commande, le codage des trames TM de télé Métrie, le décodage des trames TC de téléCommande, la gestion des mémoires TC et TM, la datation, le housekeeping, les paquets science, les codes correcteurs d'erreurs, l'EADC. – Définition et rédaction du plan de test et rapport d'essais FPGA/EGSE Orbitrap. L'EGSE (Electrical Ground Support Equipment) est une interface homme machine, ce logiciel applicatif est écrit en LabVIEW. – Définition et rédaction du document de définition détaillé SysML du circuit longue FFT 1M points du spectromètre de masse Orbitrap, simulations Matlab, calculs de FFT et propriétés des FFT. – Programmation en VHDL des différents blocs de l'algorithme longue FFT 1M à 4M de points. – Conception et programmation d'un simulateur d'équipement, Taranis CNES pour l'étude des phénomènes associés aux orages atmosphériques. – Définition et rédaction du document de définition détaillé SysML d'architecture du circuit FPGA MPU (MEXIC Power Unit), gestion des alimentations des instruments à bord du satellite Taranis. – Programmation en VHDL des différents blocs du circuit FPGA, l'architecture est modulaire, les blocs sont l'UART, la génération des signaux HK (House Keeping) des alimentations, le décodage des trames de commande. – Environnement technique: VHDL, Libero SoC, Modelsim, FPGA Microsemi, Matlab.

– Transmissions numériques FSK, PSK, amplificateurs de puissance et d'instrumentation, oscillateur, PLL, alimentations, asservissements numériques, CAN, CNA, filtres numériques. – Traitement du signal. – Moteurs synchrones et asynchrones, moteurs à courant continu, moteur à réluctance variable, onduleurs triphasés, commande vectorielle de flux, électronique de puissance. – Chimie organique et inorganique, analyses spectrales UV, IR, RMN, spectrométrie de masse. – Programmes des classes préparatoires scientifiques.

– Programmation du circuit SoC OMAP T3029 (TRITON) pour la téléphonie mobile. – Programmation en C des drivers du circuit SoC OMAP T3029 (TRITON): Power management, Détection carte SIM, White LEDs driver, Vibrateur driver, Convertisseur monitoring ADC, Batterie chargeur interface. – Programmation de macros Excel pour calculer la THD+N et le SINAD de l'amplificateur audio classe AD de TRITON à partir de mesures de FFT. – Ecriture d'un document fournissant pour chacune des pins des circuits T3029 et OMAPV1030 les recommandations pour avoir un bon comportement système et éviter les surconsommations. – Rédaction des notes d'application OMAP T3029. – Rédaction des datasheets OMAP T3029. – Programmation du contrôleur USB du SoC OMAP V1030 (NEPTUNE) pour la téléphonie mobile. – Une image en mémoire externe est transmise à un PC en utilisant le module USB du circuit OMAP V1030. – Programmation en C du contrôleur USB OMAP V1030 configuré en mode device full speed (12 Mbits/s) avec transfert DMA. Le PC sera le host, deux endpoints, un configuré en mode de réception et l'autre en mode de transmission assurerons le transfert des données entre le device et le host. – Ecriture d'un programme en C configurant le contrôleur USB OMAPV1030, le système DMA et le transceiver USB. – Analyse des traces USB avec l'analyseur CATC. – Rédaction de la note d'application OMAP V1030. – Rédaction des datasheets OMAP V1030. – Synthèse des caractéristiques électriques des pins des différents blocs de ce circuit. – Synthèse des spécifications design des différents blocs constituants ces circuits. – Environnement technique: C, Code composer, Excel, CATC analyser.

– Conception et programmation d'un ASIC mixte de stimulation cochléaire pour une prothèse auditive de l'oreille interne. – Programmation en VHDL des modules numériques chargés de décoder la trame de stimulation et de piloter les blocs analogiques (sources de tension, de courant, amplificateur opérationnel). – Implémentation d'un scan path, analyse du taux de couverture. – Synthèse VHDL avec contraintes, codage des testbenchs, simulation VHDL. – Placement routage, création de fichiers SDF, back annotation, analyse de timing, LVS, DRC. – Schémas électriques des blocs analogiques, simulations électriques des blocs analogiques. – Dessin des layouts des blocs analogiques, choix des pads, dessin du layout de l'ASIC full custom, envoi du fichier GDSII de l'ASIC en fonderie. Conception d'une maquette de test de l'ASIC. – Gestion de projet, fiche projet intranet, rédaction des rapports de conception et de test de l'ASIC. Cet ASIC réduit par 10 la consommation de la partie réceptrice de la prothèse auditive et par 100 son coût. – Programmation en C++ du logiciel applicatif du banc de test fonctionnel automatisé de l'ASIC de stimulation cochléaire. – Définition des vecteurs de test, achat des appareils de mesures du banc de test. – Conception d'une carte de test pour l'ASIC de stimulation cochléaire, programmation des trames de test à envoyer à l'ASIC et des réponses attendues, programmation en C++ des commandes GPIB des appareils de mesures du banc de test et du logiciel applicatif de test. – Encadrement d'un technicien supérieur. Gestion de projet, fiche projet intranet, rédaction des rapports de conception et de test du banc de test de l'ASIC de stimulation cochléaire. – Programmation en C d'un microcontrôleur PIC pour déverminage dynamique à 125°C de l'ASIC de stimulation cochléaire. – Définition des trames de déverminage, conception d'une carte de génération des trames à base d'un microcontrôleur PIC16F877, programmation en C du microcontrôleur. – Conception des cartes étuves. Encadrement d'un technicien supérieur. – Environnement technique: VHDL, ASIC, Mentor, Modelsim, Leonardo, Accusim, LVS, DRC, scan path, Cadstar, Unix, C++, IHM, Visual C++, C, microcontrôleur PIC, MPLAB.

– Définition des règles de dessin des technologies 0,18µm et 0,25µm STMicroelectronics. – Dessin des layouts des modules de test des technologies STMicroelectronics 0,18 µm et 0,25 µm CMOS, BICMOS, RF, eDRAM. – Environnement technique: ASIC, Cadence, Virtuoso (LVS), Diva (DRC).

– Conception d'un amplificateur faible bruit RF (Radio Fréquences) pour la téléphonie mobile. – Etude de l'architecture du LNA et techniques de minimisation du bruit et de l'effet Miller. – Simulation électrique du LNA, figure de bruit, paramètres S, stabilité, linéarité, gain en puissance du LNA. – Environnement technique: MEMS, ASIC, Cadence, AnalogArtist, abaque de Smith.

– Enseignement de la physique appliquée en terminale STI. – Enseignement de l'informatique industrielle à l'IUT, TD/TP DUT. – Enseignement de l'électronique et de la physique à l'Université, TD/TP licences.